LabsLand adalah jaringan global laboratorium nyata yang tersedia secara online. Siswa (di sekolah, universitas, dan platform pembelajaran sepanjang hayat) dapat mengakses laboratorium nyata melalui internet menggunakan laptop, tablet, atau ponsel mereka.

Laboratorium tersebut dapat berupa laboratorium waktu nyata (Arduino, FPGA...) yang berada di berbagai universitas di seluruh dunia. Di bidang tertentu (Fisika, Biologi, Kimia), laboratorium tersebut adalah Laboratorium Ultraconcurrent LabsLand, sehingga universitas telah merekam semua kemungkinan kombinasi kegiatan di laboratorium (dalam beberapa kasus, ribuan kombinasi) dan menyediakannya secara interaktif.

Dalam semua kasus, laboratorium selalu nyata (bukan simulasi), dan tersedia melalui web (Anda tidak perlu memperoleh perangkat keras, mengurus pengiriman, dan sebagainya).

Lihat cara kerja sesi pengguna biasa dalam video berikut:

Laboratorium ini memungkinkan Anda mempelajari Dasar Elektronika Digital.

Anda akan dapat merancang sistem kombinasional dengan merancang dan mengisi tabel kebenaran, menggunakan Aljabar Boolean, membuat peta Karnaugh–Veitch (KV atau VK), dan mencoba sistem yang Anda buat di perangkat keras jarak jauh yang sebenarnya (Intel FPGA).

Ringkasan

Laboratorium Trainer Digital dirancang untuk siswa yang memulai dengan logika digital, tabel kebenaran, dan Aljabar Boole.

Selama aktivitas, siswa melihat Intel FPGA yang mengimplementasikan serangkaian tabel kebenaran sederhana. Siswa dapat berinteraksi dengan perangkat FPGA untuk memvariasikan masukan ke sistem melalui sakelar, dan mengamati keluaran melalui LED. Tantangannya adalah menentukan operator logis mana yang diimplementasikan FPGA dalam setiap kasus (misalnya AND, NAND...).

 

Rincian lebih lanjut

Kegiatan ini dirancang relatif sederhana dan lugas, namun pada saat yang sama juga menarik bagi siswa. Ini dirancang dengan gaya seperti permainan, dan didasarkan pada perangkat keras nyata (FPGA). Dengan demikian, hal ini tidak hanya berguna untuk mengenalkan dan memperoleh pemahaman tentang logika digital, namun juga memungkinkan siswa untuk mulai melihat penggunaan pengetahuan tersebut di masa depan, berinteraksi secara dangkal dengan perangkat FPGA, sejenis yang digunakan dalam industri.

Interaksi dengan perangkat FPGA tidak menambah kerumitan, karena siswa tidak perlu memprogramnya; mereka sudah menerapkan logika kotak hitam (yang merupakan inti dari aktivitas tersebut).

Laboratorium ini awalnya berbasis pada aktivitas yang sering dilakukan Intel Corporation dalam seminarnya, baik secara langsung maupun jarak jauh, menggunakan Intel DE1-SoC, Intel DE2-115, atau jenis FPGA lainnya.

Pelajari desain perangkat keras dengan FPGA sungguhan!

Di laboratorium ini, Anda dapat mempelajari cara memprogram menggunakan dua bahasa desain perangkat keras: VHDL atau Verilog, dan menguji kode Anda di salah satu dari beberapa papan kami yang tersedia. Setiap FPGA sudah memiliki serangkaian komponen, misalnya 10 LED, 6 layar 7-segmen, atau beberapa sinyal clock. Selain itu, Anda akan memiliki akses ke 10 sakelar virtual dan 4 tombol virtual yang dapat Anda gunakan dalam desain Anda dan akan Anda lihat saat berinteraksi dengan perangkat keras sebenarnya.

Setiap kali Anda mensintesis kode, Anda akan ditugaskan ke papan tertentu (seperti Terasic DE2-115 atau Terasic DE1-SoC atau lainnya), dan Anda akan dapat mengirimkan kode Anda ke salah satu papan yang tersedia dan menghidupkan dan mematikan sakelar atau menekan tombol dan melihat bagaimana perilaku desain Anda. Papan tersebut berlokasi di universitas yang berbeda, seperti yang akan Anda lihat saat menggunakan setiap papan.

Di laboratorium ini, Anda tidak memerlukan perangkat lunak atau perangkat keras apa pun yang terpasang di komputer, tablet, atau ponsel Anda.

Tulis dan kompilasi desain Anda di browser, lalu uji pada papan DE1-SoC nyata. Amati LED dan penampil tujuh segmen melalui kamera langsung, lalu gunakan sakelar dan tombol virtual untuk berinteraksi.

Untuk menggunakan UART, pilih antarmuka standar dan aktifkan terminal serial UART sebelum masuk. Sesi UART menggunakan papan yang kompatibel.

Buat dan kompilasi desain FPGA Anda di Quartus, lalu unggah file .sof di sini. Pilih antarmuka standar untuk akses langsung, atau pilih antarmuka sebelum masuk untuk menggunakan kontrol dan simulasi lain yang tersedia.

Untuk menggunakan UART, pilih antarmuka standar dan aktifkan terminal serial UART sebelum masuk. Sesi UART menggunakan papan yang kompatibel.

Pelajari desain perangkat keras dengan FPGA menggunakan Terasic DE2-115!

Di laboratorium ini, Anda dapat mempelajari cara memprogram menggunakan dua bahasa desain perangkat keras: VHDL atau Verilog, dan menguji kode Anda dalam FPGA Terasic DE2-115 yang sebenarnya. FPGA memiliki serangkaian komponen yang sudah terpasang, seperti 18 LED merah, 9 LED hijau, 8 tampilan 7-segmen, beberapa sinyal clock. Selain itu, Anda akan memiliki akses ke 18 sakelar virtual dan 4 tombol virtual yang dapat Anda gunakan dalam desain Anda dan akan Anda lihat saat berinteraksi dengan perangkat keras sebenarnya. Dengan cara ini, Anda dapat menghidupkan dan mematikan sakelar atau menekan tombol dan melihat bagaimana perilaku desain Anda. Papan-papan tersebut berada di berbagai universitas, seperti yang akan Anda lihat saat menggunakan setiap papan.

Di laboratorium ini, Anda tidak memerlukan perangkat lunak atau perangkat keras apa pun yang terpasang di komputer, tablet, atau ponsel Anda.

Pelajari desain perangkat keras dengan FPGA menggunakan Terasic DE2-115!

Di laboratorium ini, Anda dapat mempelajari cara memprogram menggunakan dua bahasa desain perangkat keras: VHDL atau Verilog, dan menguji kode Anda dalam FPGA Terasic DE2-115 yang sebenarnya. FPGA sudah memiliki serangkaian komponen, seperti LED, tampilan 7 segmen, atau beberapa sinyal clock. Selain itu, Anda akan memiliki akses ke 18 sakelar virtual dan 4 tombol virtual yang dapat Anda gunakan dalam desain Anda dan akan Anda lihat saat berinteraksi dengan perangkat keras sebenarnya. Dengan cara ini, Anda dapat menghidupkan dan mematikan sakelar atau menekan tombol dan melihat bagaimana perilaku desain Anda. Papan tersebut berlokasi di universitas yang berbeda, seperti yang akan Anda lihat saat menggunakan setiap papan.

Di laboratorium ini, Anda tidak memerlukan perangkat lunak atau perangkat keras apa pun yang terpasang di komputer, tablet, atau ponsel Anda.

Ringkasan

Lab ini memberi siswa akses jarak jauh ke papan Terasic DE1-SoC nyata yang menjalankan Komputer FPGAcademy DE1-SoC dengan sistem Nios V. Bitstream FPGA ditetapkan oleh LabsLand, sehingga siswa fokus membuat atau mengunggah program ELF untuk prosesor soft-core Nios V RISC-V dan mengamati hasilnya secara langsung pada papan fisik.

Cara menggunakan laboratorium

• Nios V untuk DE1-SoC: unggah program ELF yang ada dan jalankan pada sistem Nios V yang sudah ditetapkan.
• Nios V C IDE untuk DE1-SoC: tulis kode C di CodeIDE, buat Nios V ELF, dan unggah ke papan.
• Assembly IDE Nios V untuk DE1-SoC: tulis kode assembly RISC-V di CodeIDE, buat Nios V ELF, dan unggah ke papan.

Cocok untuk kursus dan aktivitas

Lab ini berguna untuk aktivitas tingkat pengantar dan menengah dalam sistem tertanam, assembly RISC-V, C tertanam, I/O yang dipetakan memori, pemrograman GPIO, keluaran JTAG UART, dan alur kerja prosesor inti lunak pada perangkat keras FPGA. Latihan umum termasuk mencetak pesan melalui JTAG UART, membaca input sakelar, menggerakkan LED, membandingkan implementasi C dan assembly, dan mengunggah biner ELF yang disediakan instruktur.

Perangkat keras dan sistem tetap

Target fisiknya adalah papan Terasic DE1-SoC dengan Intel/Altera Cyclone V SoC FPGA. LabsLand memprogram papan dengan Komputer FPGAcademy DE1-SoC dengan bitstream Nios V sebelum ELF siswa dimuat. Dalam lab ini, siswa tidak mengubah struktur FPGA atau mengunggah SOF khusus dari entri ini; mereka menjalankan firmware pada sistem Nios V yang disediakan.

Pemetaan sakelar dan LED

Kontrol di layar diberi label NSW0 hingga NSW9. Ini adalah sakelar Nios V logis yang dipetakan ke jalur input GPIO/JP1 yang digunakan oleh sistem FPGAcademy tetap. Program starter dan demo mencerminkan NSW0..NSW9 ke LEDR0..LEDR9, sehingga siswa dapat memverifikasi program mereka dengan kamera papan sebenarnya. Penamaan NSW disengaja karena sistem Nios V ini menggunakan pemetaan kendali jarak jauh yang berbeda dari label sakelar mode HDL umum.

Referensi

Untuk sistem prosesor, peta memori, dan detail I/O, lihat Komputer FPGAcademy DE1-SoC dengan referensi Nios V. Panel dokumentasi lab juga menghubungkan referensi ini dari dalam setiap sesi.