{"id":736,"date":"2026-10-11T16:47:02","date_gmt":"2026-10-11T16:47:02","guid":{"rendered":"https:\/\/labsland.com\/blog\/es\/?p=736"},"modified":"2026-10-11T16:47:02","modified_gmt":"2026-10-11T16:47:02","slug":"primera-practica-fpga-remota-verilog","status":"publish","type":"post","link":"https:\/\/labsland.com\/blog\/es\/2026\/10\/11\/primera-practica-fpga-remota-verilog\/","title":{"rendered":"Una primera pr\u00e1ctica de FPGA remota en Verilog: del requisito a la tabla de verdad"},"content":{"rendered":"<style>#post-736 > .thumbnail,#post-736 > .entry-header{display:none}#post-736 .entry-content{max-width:850px;margin:0 auto}#post-736 > .meta{max-width:850px;margin:0 auto 24px}.ll-teaching-guide{font-size:18px;line-height:1.7;color:#18313e}.ll-teaching-guide h1{font-size:clamp(30px,4vw,46px);line-height:1.16;letter-spacing:-.025em;margin:0 0 26px}.ll-teaching-guide h2{font-size:27px;line-height:1.3;margin:46px 0 18px}.ll-teaching-guide h3{font-size:21px;margin:28px 0 12px}.ll-teaching-guide p{margin:0 0 20px}.ll-teaching-guide .lead{font-size:21px;line-height:1.6}.ll-teaching-guide .kicker{font-size:13px;font-weight:700;letter-spacing:.1em;text-transform:uppercase;color:#007681}.ll-teaching-guide .note,.ll-teaching-guide .downloads{padding:22px 24px;background:#edf5f3;border-left:4px solid #007681;margin:28px 0}.ll-teaching-guide .downloads p:last-child{margin-bottom:0}.ll-teaching-guide blockquote{border-left:4px solid #007681;background:#f4f7f6;padding:20px 24px;margin:28px 0;font-size:18px;font-style:normal}.ll-teaching-guide figure{margin:30px auto}.ll-teaching-guide figure img{display:block;width:auto;max-width:100%;height:auto;margin:0 auto}.ll-teaching-guide figure.product img{max-height:420px;width:auto}.ll-teaching-guide figcaption{font-size:14px;line-height:1.6;color:#48616e;margin-top:12px}.ll-teaching-guide table{border-collapse:collapse;width:100%;font-size:15px;line-height:1.5;margin:0}.ll-teaching-guide th,.ll-teaching-guide td{padding:12px 10px;vertical-align:top;text-align:left;border-bottom:1px solid #c6d4d8}.ll-teaching-guide th{background:#edf5f3;color:#18313e;font-weight:700;text-transform:none;letter-spacing:0}.ll-teaching-guide .table-wrap{max-width:100%;overflow-x:auto;margin:24px 0}.ll-teaching-guide .rubric{min-width:760px;font-size:14px}.ll-teaching-guide pre{max-width:100%;overflow:auto;padding:20px;background:#142c39;color:#f1f6f7;line-height:1.65;font-size:14px;border-radius:4px;white-space:pre}.ll-teaching-guide code{font-family:ui-monospace,monospace;font-size:.9em;background:transparent;overflow-wrap:anywhere}.ll-teaching-guide pre code{font-size:inherit;white-space:pre;overflow-wrap:normal;color:inherit}.ll-teaching-guide li{margin:10px 0}.ll-teaching-guide a{text-decoration:underline;text-underline-offset:3px;color:#006e78}.ll-teaching-guide a:focus-visible{outline:3px solid #ca7139;outline-offset:3px}@media(max-width:600px){.ll-teaching-guide{font-size:17px}.ll-teaching-guide h2{font-size:24px}.ll-teaching-guide .lead{font-size:19px}.ll-teaching-guide .note,.ll-teaching-guide .downloads{padding:18px}.ll-teaching-guide pre{font-size:12px;padding:14px}} .ll-teaching-guide .ll-language-nav{font-size:14px;margin:0 0 24px;padding:10px 0;border-bottom:1px solid #d4e1e3}.ll-language-nav a{font-weight:600}<\/style><div class=\"ll-teaching-guide\"><nav class=\"ll-language-nav\" aria-label=\"Idioma del art\u00edculo\"><span aria-current=\"true\">Espa\u00f1ol<\/span> \u00b7 <a href=\"https:\/\/labsland.com\/blog\/en\/2026\/10\/11\/first-remote-fpga-assignment-verilog\/\" lang=\"en\" hreflang=\"en\">Read in English<\/a><\/nav><p class=\"kicker\">Dise\u00f1o digital \u00b7 Gu\u00eda docente<\/p><h1>Una primera pr\u00e1ctica de FPGA remota en Verilog: del requisito a la tabla de verdad<\/h1>\n<p class=\"lead\">Una buena primera pr\u00e1ctica de FPGA deber\u00eda terminar con algo m\u00e1s que un LED encendido. Pide al alumnado que convierta un requisito escrito en un circuito, pruebe todas las combinaciones de entrada y explique c\u00f3mo sus observaciones respaldan su dise\u00f1o.<\/p>\n<p>Esta gu\u00eda utiliza una regla de acceso de tres entradas en una FPGA DE1-SoC real y remota. Es lo bastante peque\u00f1a como para revisarla por completo e incluye una respuesta err\u00f3nea plausible que supera una comprobaci\u00f3n superficial del tipo \u00abla luz se enciende\u00bb. Puedes usar directamente la ficha del estudiante y reservar la soluci\u00f3n de referencia para la retroalimentaci\u00f3n.<\/p>\n<div class=\"note\"><strong>De un vistazo.<\/strong> Dise\u00f1o digital introductorio de nivel universitario; requiere conocer AND, OR y las tablas de verdad binarias. Calcula unos 60 minutos de trabajo en clase, m\u00e1s el tiempo de acceso y s\u00edntesis. El alumnado necesita un navegador y acceso al laboratorio Verilog de la DE1-SoC.<\/div>\n<h2>Prepara el perfil Verilog de la DE1-SoC<\/h2>\n<p>El <a href=\"https:\/\/labsland.com\/es\/labs\/fpga-de1-soc\/\">laboratorio DE1-SoC<\/a> ofrece herramientas de dise\u00f1o en el navegador, controles de entrada virtuales y una vista por c\u00e1mara de la placa f\u00edsica. Para esta pr\u00e1ctica, utiliza el perfil Verilog de la DE1-SoC descrito en la <a href=\"https:\/\/teach.labsland.com\/es\/lessons\/de1-soc-logic-es-1-gates-clean-20260623\/\">lecci\u00f3n de Teach sobre las primeras puertas<\/a>: el archivo y el m\u00f3dulo de nivel superior son <code>leds_mirror.v<\/code> y <code>leds_mirror<\/code>, con entradas <code>SW<\/code> y salidas <code>LEDR<\/code>.<\/p>\n\n<figure class=\"product\"><img loading=\"lazy\" decoding=\"async\" src=\"https:\/\/labsland.com\/blog\/en\/wp-content\/uploads\/sites\/3\/2026\/10\/de1-soc.jpg\" width=\"700\" height=\"573\" alt=\"Placa Terasic DE1-SoC, con la FPGA en el centro e interruptores, pulsadores, LEDs y displays de siete segmentos a lo largo del borde inferior.\"><figcaption>La placa Terasic DE1-SoC utilizada en el laboratorio de LabsLand.<\/figcaption><\/figure>\n<p>Antes de clase, abre el laboratorio como lo har\u00e1 tu alumnado y comprueba los controles de los interruptores, la vista de la c\u00e1mara y d\u00f3nde se entregar\u00e1 el trabajo. Entrega la ficha y los criterios de evaluaci\u00f3n antes de empezar. Si el grupo est\u00e1 aprendiendo VHDL, el mismo requisito y la misma tabla de verdad sirven con la <a href=\"https:\/\/teach.labsland.com\/es\/lessons\/logica-digital-en-la-de1-soc-con-vhdl-1-6-tus-primeras-puertas-en-hardware-real\/\">lecci\u00f3n de primeras puertas en VHDL<\/a>; el c\u00f3digo completo que se proporciona aqu\u00ed es la versi\u00f3n en Verilog.<\/p>\n<h2>1. Empieza con un requisito que el alumnado pueda cuestionar<\/h2>\n<blockquote>Un circuito did\u00e1ctico tiene una entrada de habilitaci\u00f3n, E, y dos entradas de permiso, A y B. Su indicador Y debe encenderse solo cuando E est\u00e1 activa y al menos un permiso est\u00e1 activo. Si E est\u00e1 desactivada, Y debe permanecer apagado, independientemente de A y B.<\/blockquote>\n<p>Asigna E a <code>SW[2]<\/code>, A a <code>SW[1]<\/code>, B a <code>SW[0]<\/code> e Y a <code>LEDR[0]<\/code>. No hay estado almacenado ni reloj: la salida depende de las entradas actuales.<\/p>\n<p>Da al alumnado diez minutos para completar la tabla de verdad de ocho filas antes de mostrar c\u00f3digo. P\u00eddele que explique por qu\u00e9 E = 0 hace que cuatro filas distintas compartan la misma salida. Despu\u00e9s, pregunta qu\u00e9 filas muestran que un permiso por s\u00ed solo no basta.<\/p>\n<figure><img loading=\"lazy\" decoding=\"async\" src=\"https:\/\/labsland.com\/blog\/en\/wp-content\/uploads\/sites\/3\/2026\/10\/fpga-rule-es.png\" width=\"480\" height=\"550\" alt=\"Diagrama l\u00f3gico ilustrativo: el permiso A o el permiso B alimenta una operaci\u00f3n AND con la habilitaci\u00f3n E. El resultado es Y. E, A y B tambi\u00e9n aparecen en los LEDs de diagn\u00f3stico 3, 2 y 1.\"><figcaption>Diagrama l\u00f3gico ilustrativo. Los LEDs 3, 2 y 1 reflejan E, A y B en el mismo orden que los interruptores.<\/figcaption><\/figure>\n<p><strong>Clave para el docente:<\/strong> la expresi\u00f3n es <code>Y = E AND (A OR B)<\/code>. Solo las filas 101, 110 y 111 deben encender Y cuando el orden de las entradas es E, A, B.<\/p>\n<div class=\"table-wrap\"><table class=\"\"><thead><tr><th scope=\"col\">E \u00b7 SW2<\/th><th scope=\"col\">A \u00b7 SW1<\/th><th scope=\"col\">B \u00b7 SW0<\/th><th scope=\"col\">Y esperada \u00b7 LEDR0<\/th><\/tr><\/thead><tbody><tr><td>0<\/td><td>0<\/td><td>0<\/td><td>0<\/td><\/tr><tr><td>0<\/td><td>0<\/td><td>1<\/td><td>0<\/td><\/tr><tr><td>0<\/td><td>1<\/td><td>0<\/td><td>0<\/td><\/tr><tr><td>0<\/td><td>1<\/td><td>1<\/td><td>0<\/td><\/tr><tr><td>1<\/td><td>0<\/td><td>0<\/td><td>0<\/td><\/tr><tr><td>1<\/td><td>0<\/td><td>1<\/td><td>1<\/td><\/tr><tr><td>1<\/td><td>1<\/td><td>0<\/td><td>1<\/td><\/tr><tr><td>1<\/td><td>1<\/td><td>1<\/td><td>1<\/td><\/tr><\/tbody><\/table><\/div>\n<h2>2. Implementa la regla y haz visibles las entradas<\/h2>\n<p>Pide al alumnado que complete la expresi\u00f3n de salida en el <a href=\"https:\/\/labsland.com\/blog\/en\/wp-content\/uploads\/sites\/3\/2026\/10\/fpga-inicio-estudiante.pdf\" download>archivo inicial del estudiante (PDF)<\/a>. Ese archivo mantiene Y apagado a prop\u00f3sito, de modo que compilar sin errores no basta para completar la pr\u00e1ctica.<\/p>\n<p>La referencia siguiente usa asignaciones continuas. <code>&amp;<\/code> y <code>|<\/code> son AND y OR bit a bit; aqu\u00ed cada operando es de un bit. Los otros tres LEDs asignados reflejan E, A y B. Son salidas de diagn\u00f3stico, no reglas de permiso adicionales. Todos los LEDs no utilizados se apagan expl\u00edcitamente.<\/p>\n<pre><code>\/\/ Soluci\u00f3n de referencia: E = SW[2], A = SW[1], B = SW[0].\n\/\/ Perfil Verilog de DE1-SoC en Teach: mant\u00e9n el nombre de archivo\/m\u00f3dulo leds_mirror.\nmodule leds_mirror(input [9:0] SW, output [9:0] LEDR);\n  assign LEDR[0] = SW[2] &amp; (SW[1] | SW[0]);\n  assign LEDR[3:1] = SW[2:0]; \/\/ E, A, B en el orden de los interruptores\n  assign LEDR[9:4] = 6&#x27;b000000;\nendmodule\n<\/code><\/pre>\n<p>La soluci\u00f3n de referencia es p\u00fablica, as\u00ed que una implementaci\u00f3n correcta, por s\u00ed sola, no demuestra trabajo independiente. Pide al alumnado que justifique las asignaciones, registre sus propias observaciones y explique una prueba que ponga en evidencia la regla defectuosa.<\/p>\n<h2>3. Sintetiza, carga y registra las ocho filas<\/h2>\n<p>Usa <strong>Synthesize<\/strong>, resuelve los errores de compilaci\u00f3n y despu\u00e9s selecciona <strong>Upload to FPGA<\/strong>. La s\u00edntesis por s\u00ed sola no programa la placa. Despu\u00e9s de cada modificaci\u00f3n, vuelve a sintetizar y cargar antes de registrar nuevas observaciones.<\/p>\n<ol><li>Pon todos los interruptores en apagado. Confirma que los LEDs de diagn\u00f3stico coinciden con E = A = B = 0.<\/li><li>Configura expl\u00edcitamente <em>los tres<\/em> interruptores relevantes en cada fila, en el orden 000, 001, 010, 011, 100, 101, 110, 111. Evita instrucciones como \u00abdespu\u00e9s activa A\u00bb, que dejan ambiguo el estado anterior de B.<\/li><li>Espera a que la imagen de la c\u00e1mara se estabilice. Registra el valor observado de Y por separado de la predicci\u00f3n. En este perfil, los LEDs son activos a nivel alto: encendido significa 1.<\/li><li>Ante cualquier discrepancia, anota la fila, la versi\u00f3n del c\u00f3digo y lo que comprobaste. Conserva la observaci\u00f3n original cuando corrijas un error de transcripci\u00f3n o de implementaci\u00f3n.<\/li><li>Tras la tabla principal, cambia un interruptor no utilizado manteniendo fijos E, A y B. Explica por qu\u00e9 Y no deber\u00eda cambiar.<\/li><\/ol>\n<p>Con un dise\u00f1o correcto, Y permanece apagado en las cinco primeras filas y se enciende en las tres \u00faltimas. Registra los estados estables de los LEDs desde la c\u00e1mara; este ejercicio no mide la velocidad de conmutaci\u00f3n.<\/p>\n<h2>4. Usa una expresi\u00f3n err\u00f3nea para ense\u00f1ar a probar bien<\/h2>\n<p>Ahora muestra <code>Y = (E AND A) OR B<\/code>. Antes de que nadie modifique el c\u00f3digo, pide una fila en la que las dos reglas discrepen. Hay exactamente dos: EAB = 001 y 011. En ambas, B enciende Y mientras E est\u00e1 desactivada, as\u00ed que B se ha saltado la habilitaci\u00f3n. Las otras seis filas dan la misma salida con ambas reglas, incluida la 111. Una demostraci\u00f3n que solo comprueba \u00abtodo activado\u00bb no puede detectar este error.<\/p>\n<p>El alumnado puede explicarlo en papel o probar la expresi\u00f3n defectuosa, identificando claramente esa ejecuci\u00f3n. Si la carga en la placa, debe restaurar su dise\u00f1o correcto y repetir la verificaci\u00f3n. Una buena pregunta de cierre es: \u00abSi solo pudieras hacer una prueba para detectar este error, \u00bfqu\u00e9 fila elegir\u00edas y por qu\u00e9 111 ser\u00eda una mala elecci\u00f3n?\u00bb.<\/p>\n<h2>5. Eval\u00faa la evidencia, no solo la captura<\/h2>\n<p>Pide una \u00fanica entrega compacta: el archivo fuente final, las ocho filas con predicci\u00f3n y observaci\u00f3n, dos capturas de la c\u00e1mara etiquetadas (EAB = 001 y una fila asignada por el docente entre 101, 110 y 111) y una breve explicaci\u00f3n del contraejemplo. Los pies de las capturas deben indicar la posici\u00f3n de los interruptores, Y, los LEDs de diagn\u00f3stico y la versi\u00f3n del c\u00f3digo. Una sola captura con un LED encendido no puede demostrar toda la tabla de verdad.<\/p>\n<div class=\"table-wrap\"><table class=\"\"><thead><tr><th scope=\"col\">Criterio<\/th><th scope=\"col\">Puntos<\/th><th scope=\"col\">Qu\u00e9 merece la puntuaci\u00f3n m\u00e1xima<\/th><\/tr><\/thead><tbody><tr><td>Requisito y predicci\u00f3n<\/td><td>4<\/td><td>Las ocho predicciones son correctas; la explicaci\u00f3n distingue la habilitaci\u00f3n del permiso.<\/td><\/tr><tr><td>Implementaci\u00f3n<\/td><td>4<\/td><td>La expresi\u00f3n implementa el requisito; todas las salidas est\u00e1n definidas y la asignaci\u00f3n de entradas es coherente.<\/td><\/tr><tr><td>Evidencia en hardware<\/td><td>4<\/td><td>Se registran las ocho filas observadas; las dos capturas respaldan las filas indicadas; se documenta cualquier discrepancia.<\/td><\/tr><tr><td>Razonamiento y depuraci\u00f3n<\/td><td>4<\/td><td>El estudiante explica por qu\u00e9 001 o 011 pone en evidencia la regla defectuosa y por qu\u00e9 111 no lo hace.<\/td><\/tr><\/tbody><\/table><\/div>\n<p>En cada criterio, otorga 3 puntos por una omisi\u00f3n menor, 2 por un intento sustancial pero incompleto, 1 por una evidencia pertinente m\u00ednima y 0 si no hay evidencia. Publica este esquema de 16 puntos junto con la ficha. Si falla el acceso, permite entregar primero la predicci\u00f3n, el c\u00f3digo y la explicaci\u00f3n de la depuraci\u00f3n; deja pendiente la evidencia en hardware en lugar de pedir al alumnado que la invente.<\/p>\n<h2>Errores frecuentes que conviene comentar<\/h2>\n<ul><li><strong>Invertir el orden de las entradas.<\/strong> La tabla sigue el orden EAB, es decir, SW2\u2013SW1\u2013SW0. Usa los LEDs de diagn\u00f3stico para comprobar la asignaci\u00f3n.<\/li><li><strong>Probar una carga anterior.<\/strong> Un nuevo archivo fuente no cambia el circuito en funcionamiento hasta que se carga la nueva compilaci\u00f3n.<\/li><li><strong>Confundir compilar con funcionar correctamente.<\/strong> Tanto el archivo inicial como la expresi\u00f3n defectuosa pueden compilar. La tabla de verdad es la que comprueba el requisito.<\/li><li><strong>Usar pulsadores en lugar de interruptores.<\/strong> Los pulsadores documentados de la DE1-SoC tienen una polaridad distinta. Este ejercicio usa deliberadamente solo interruptores.<\/li><li><strong>Presentar lo esperado como observado.<\/strong> Mant\u00e9n separadas las dos columnas de la ficha, tambi\u00e9n cuando la imagen de la c\u00e1mara no se pueda leer.<\/li><\/ul>\n<div class=\"downloads\"><strong>Usa esta pr\u00e1ctica<\/strong><p><a href=\"https:\/\/labsland.com\/blog\/en\/wp-content\/uploads\/sites\/3\/2026\/10\/fpga-ficha-estudiante.pdf\">Abre la ficha imprimible del estudiante (PDF)<\/a> \u00b7 <a href=\"https:\/\/labsland.com\/blog\/en\/wp-content\/uploads\/sites\/3\/2026\/10\/fpga-inicio-estudiante.pdf\" download>Descarga el archivo inicial (PDF)<\/a> \u00b7 <a href=\"https:\/\/labsland.com\/blog\/en\/wp-content\/uploads\/sites\/3\/2026\/10\/fpga-referencia-y-test.pdf\" download>Descarga la soluci\u00f3n de referencia (PDF)<\/a><\/p><p>La referencia se simul\u00f3 con Icarus Verilog para las 1024 posiciones posibles de los interruptores. No se ha verificado en una ejecuci\u00f3n con la placa f\u00edsica.<\/p><\/div>\n<h2>Pr\u00f3ximos pasos<\/h2>\n<p>Para una introducci\u00f3n guiada antes de esta tarea, empieza con la <a href=\"https:\/\/teach.labsland.com\/es\/lessons\/de1-soc-logic-es-1-gates-clean-20260623\/\">lecci\u00f3n de Teach sobre primeras puertas en Verilog<\/a>. Cuando el alumnado sepa relacionar requisito, implementaci\u00f3n y prueba, pasa a la <a href=\"https:\/\/teach.labsland.com\/es\/lessons\/de1-soc-logic-es-2-kmap-mux-clean-20260623\/\">lecci\u00f3n sobre tablas de verdad y minimizaci\u00f3n<\/a>. Consulta las lecciones de forma p\u00fablica y despu\u00e9s inicia sesi\u00f3n con tu cuenta de docente para preparar una sesi\u00f3n de clase y comprobar tu acceso al laboratorio.<\/p>\n<\/div>","protected":false},"excerpt":{"rendered":"<p>Ense\u00f1a una primera pr\u00e1ctica de Verilog en una FPGA DE1-SoC remota con tabla de verdad, c\u00f3digo verificado en simulaci\u00f3n, ficha del estudiante y gu\u00eda pr\u00e1ctica de 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