{"id":248,"date":"2020-03-11T20:57:02","date_gmt":"2020-03-11T20:57:02","guid":{"rendered":"https:\/\/labsland.com\/blog\/es\/?p=248"},"modified":"2020-03-29T17:43:01","modified_gmt":"2020-03-29T17:43:01","slug":"como-adaptar-codigos-vhdl-o-verilog-y-practicas-externas-al-laboratorio-labsland-fpga","status":"publish","type":"post","link":"https:\/\/labsland.com\/blog\/es\/2020\/03\/11\/como-adaptar-codigos-vhdl-o-verilog-y-practicas-externas-al-laboratorio-labsland-fpga\/","title":{"rendered":"C\u00f3mo adaptar c\u00f3digos VHDL o Verilog y pr\u00e1cticas externas al laboratorio LabsLand FPGA"},"content":{"rendered":"\n

El laboratorio LabsLand FPGA<\/a> permite experimentar con lenguajes de descripci\u00f3n de hardware, como VHDL o Verilog, de forma muy sencilla. Es posible aplicarlo al momento a hardware real, y puede empezarse muy r\u00e1pidamente, sin necesidad de ning\u00fan equipamiento ni instalaci\u00f3n m\u00e1s all\u00e1 de un navegador com\u00fan de Internet. <\/p>\n\n\n\n

Muchas veces, para comenzar, el profesor o el estudiante querr\u00e1 adaptar pr\u00e1cticas VHDL que ya tiene dise\u00f1adas para tarjetas FPGA espec\u00edficas, o procedentes de fuentes diversas. Esto en general resulta muy sencillo, siempre que los componentes hardware o perif\u00e9ricos involucrados en la pr\u00e1ctica original est\u00e9n soportados por LabsLand<\/a>, y siempre que se tengan unas pocas cosas en cuenta. En este art\u00edculo explicamos c\u00f3mo hacerlo.<\/p>\n\n\n\n

El proceso cl\u00e1sico para aprender VHDL o Verilog<\/h2>\n\n\n\n

Para aprender lenguajes de descripci\u00f3n de hardware, como VHDL o Verilog, normalmente el estudiante tendr\u00e1 que comprar o tener acceso a una placa FPGA educativa de alg\u00fan fabricante. Por ejemplo, las placas Altera DE2-115<\/a> de Terasic, Altera DE1-SoC (con FPGAs de Altera), o la Digilent Basys-3 Artix-7<\/a> (con FPGA de Xilinx<\/a>). Despu\u00e9s, si quiere ser capaz de utilizarla con su propio ordenador, tendr\u00e1 que instalar las diversas herramientas del fabricante. En el caso de las placas Altera, por ejemplo, normalmente instalar\u00eda versiones de Quartus<\/a>, mientras que en el caso de Basys-3 por ejemplo, instalar\u00eda Vivado<\/a> de Xilinx. Estas herramientas son muy completas, pero al mismo tiempo muy complejas. En ocasiones requieren licencias, y casi invariablemente tienen notables requsitos de hardware. No es raro que sobrepasen los 15-20 gigabytes de disco, ni que no est\u00e9n disponibles en ciertos sistemas operativos.<\/p>\n\n\n\n

Algunas ventajas del laboratorio LabsLand FPGA<\/h2>\n\n\n\n

El laboratorio remoto de LabsLand FPGA aporta varias ventajas. La m\u00e1s evidente, por supuesto, es que el alumno no tendr\u00e1 restricciones de lugar ni de momento. No tendr\u00e1 ya que acudir a un laboratorio s\u00f3lo abierto a ciertas horas, ni requerir\u00e1 a alguien que supervise dicho laboratorio. Podr\u00e1 practicar con FPGAs reales cuando y d\u00f3nde quiera. Muchas veces no sustituir\u00e1 de esta forma al laboratorio presencial tradicional, sino que simplemente lo complementar\u00e1, usando ambas herramientas para obtener una educaci\u00f3n pr\u00e1ctica de calidad de forma m\u00e1s efectiva.<\/p>\n\n\n\n

Otra de las grandes ventajas es que el proceso de aprendizaje de FPGAs y VHDL o Verilog pasa a ser potencialmente mucho m\u00e1s sencillo. El estudiante no necesita adquirir ya una FPGA, o esperar a que su universidad le preste una. No tiene que esperar a recibirlo. No necesitar\u00e1 instalar un software de fabricante complicado, que muchas veces su ordenador personal no podr\u00e1 soportar; o para el que no dispondr\u00e1 de licencias. En vez de eso, podr\u00e1 dise\u00f1ar su l\u00f3gica y probarla en una FPGA real en cuesti\u00f3n de minutos. Utilizando simplemente una plataforma web, sin ninguna instalaci\u00f3n, y siendo el hardware remoto, pero absolutamente real. <\/p>\n\n\n\n

Utilizando un archivo de restricciones (e.g. QSF) prefijado<\/h2>\n\n\n\n

Una de las peculiaridades del laboratorio LabsLand FPGA es que en vez de forzar al estudiante a definir un archivo de restricciones (tal como los QSF<\/a> de Altera), utiliza un archivo de restricciones prefijado. El laboratorio LabsLand FPGA cuenta con diversos perif\u00e9ricos de entrada \/ salida, y no est\u00e1 pensado para que el hardware en s\u00ed se modifique. Por eso, este enfoque tiene sentido. Esto implica, sin embargo, que el estudiante deber\u00e1 tener en cuenta en sus dise\u00f1os qu\u00e9 hardware est\u00e1 disponible y c\u00f3mo se llaman y declaran en el archivo de restricciones las diferentes se\u00f1ales.<\/p>\n\n\n\n

En las diversas configuraciones del laboratorio, el archivo de restricciones a utilizar est\u00e1 siempre disponible en el apartado de Documentaci\u00f3n<\/strong>, en la esquina inferior izquierda, accesible desde el propio IDE. Lo mostramos en la imagen siguiente.<\/p>\n\n\n\n

\"\"<\/figure>\n\n\n\n

Este archivo de restricciones, al igual que siempre, define las correspondencias entre las se\u00f1ales (y sus nombres) con los pines f\u00edsicos de la placa FPGA. Aqu\u00ed se definen, por ejemplo, qu\u00e9 nombres reciben los LEDs o los interruptores, y a qu\u00e9 pines f\u00edsicos est\u00e1n conectados. <\/p>\n\n\n\n

La mayor parte de placas FPGA educativas, como la Altera DE2-115 o la DE1-SoC o la Basys 3, por ejemplo, disponen de LEDs. T\u00edpicamente, un nombre con el que en nuestro archivo de restricciones se declaran las se\u00f1ales correspondientes a los LEDs, por ejemplo, ser\u00e1 el vector G_LED de tipo std_logic_vector. La \u00abG\u00bb proviene de \u00abgen\u00e9rico\u00bb, ya que tendemos a utilizar el mismo nombre para diversas placas diferentes que incluyan LED, por uniformidad.<\/p>\n\n\n\n

Otro ejemplo son los interruptores, que normalmente ser\u00e1n V_SW de tipo std_logic_vector. En este caso la V proviene de \u00abvirtual\u00bb, para enfatizar el hecho de que no se trata normalmente de los interruptores f\u00edsicos de los que varias placas disponen, sino de una abstracci\u00f3n: interruptores virtuales controlables mediante la interfaz web, pero que se reciben por las entradas GPIO reales de la placa como si fueran interruptores normales.<\/p>\n\n\n\n

Adaptando las pr\u00e1cticas y c\u00f3digos pre-existentes<\/h2>\n\n\n\n

Los c\u00f3digos VHDL o Verilog que puedan encontrarse en diferentes sitios, tales como en los diferentes manuales de los fabricantes, o en repositorios de c\u00f3digo abierto, tendr\u00e1n normalmente una entidad principal que utilizar\u00e1 un nombres no particularmente est\u00e1ndar. Por ejemplo, una pr\u00e1ctica sobre una M\u00e1quina de Estados Finitos probablemente tenga como entrada un reloj y un interruptor de reset, y quien desarrolle el c\u00f3digo original probablemente haya declarado esas entradas con cualquier tipo de nombre. Por ejemplo, \u00abclk\u00bb para el reloj, o \u00abrst\u00bb para el reset. Pero lo mismo puede haber utilizado \u00abclk50mhz\u00bb, o \u00abreset\u00bb. Si se tratase de una pr\u00e1ctica presencial tradicional con el software est\u00e1ndar de los fabricantes, se esperar\u00eda que la persona que quisiese probar este c\u00f3digo crease un archivo de restricciones adecuado a estas entradas y con estos nombres para que el c\u00f3digo funcionase.<\/p>\n\n\n\n

En el caso de LabsLand el archivo de restricciones es fijo. Tiene la ventaja de que por tanto, no ser\u00e1 necesario crearlo. Tiene la desventaja de que los nombres tendr\u00e1n que corresponderse. Por tanto, para que el c\u00f3digo externo funcione, se deber\u00e1n cambiar los nombres, o los tipos en su caso, de las se\u00f1ales de la entidad principal para que se correspondan con las de LabsLand. Esto no suele resultar complicado, ya que s\u00f3lo es necesario para la entidad principal, y suele ser sencillo incluso utilizando el \u00abbuscar y remplazar\u00bb autom\u00e1tico utilizando CTRL+F en el editor web online. Normalmente, el tiempo que lleva adaptar el c\u00f3digo es menor al tiempo que llevar\u00eda crear un archivo de restricciones adecuado. Pero s\u00ed que es necesario tener cierto cuidado.<\/p>\n\n\n\n

En la imagen siguiente se muestra como ejemplo el diagrama de una de las FPGA gen\u00e9ricas disponibles en LabsLand, y los nombres de las entradas y salidas que est\u00e1n definidas en el archivo de restricciones m\u00e1s frecuente. El archivo completo y espec\u00edfico est\u00e1 tambi\u00e9n disponible en cada laboratorio.<\/p>\n\n\n\n

\"\"\/
Diagrama de la FPGA gen\u00e9rica tipo LL_STD_1<\/figcaption><\/figure>\n\n\n\n

Ejemplo con m\u00e1quina de estados finitos<\/h2>\n\n\n\n

Vamos a ilustrar esto con un ejemplo relativo a una m\u00e1quina de estados finitos. Imaginemos que hemos encontrado en un manual cualquiera de un fabricante un ejemplo interesante de FSM, y que queremos probarlo en la placa Altera DE-1 utilizando LabsLand FPGA.<\/p>\n\n\n\n

Observamos, por ejemplo, que en la entidad principal del c\u00f3digo inicial existen las siguientes se\u00f1ales de entrada:<\/p>\n\n\n\n

  • clk (std_logic)<\/li>
  • reset (std_logic)<\/li>
  • start (std_logic)<\/li><\/ul>\n\n\n\n

    Como hemos mencionado, normalmente tendr\u00edamos que crear un archivo de restricciones QSF que se correspondiese. En el caso de LabsLand FPGA el archivo de restricciones es fijo, por lo que simplemente tendremos que adaptar los nombres de las se\u00f1ales, y en ocasiones su tipo.<\/p>\n\n\n\n

    Para ello en este caso, cambiaremos los nombres y se\u00f1ales por las siguientes:<\/p>\n\n\n\n

    • Cambiaremos el nombre de la se\u00f1al de \u00abclk\u00bb por \u00abG_CLOCK_50\u00bb. En reloj en el laboratorio Altera DE-1 de LabsLand (y en la mayor\u00eda de laboratorios semejantes) se llama as\u00ed; y est\u00e1 conectado a un reloj de 50 MHz. <\/li>
    • Para las se\u00f1ales de reset y de start queremos utilizar el primer y segundo interruptor de la placa, respectivamente. As\u00ed que cambiaremos esas se\u00f1ales por V_SW, que se corresponde con las entradas de LabsLand FPGA. Es un std_logic_vector, con lo que en vez de utilizar \u00abreset\u00bb, sustituiremos por \u00abV_SW(0)\u00bb, y en vez de \u00abstart\u00bb, utilizaremos \u00abV_SW(1)\u00bb. De este modo, cuando probemos el c\u00f3digo, s\u00f3lo tendremos que utilizar el interruptor primero y segundo de la interfaz para que funcione todo de la forma esperada.<\/li><\/ul>\n\n\n\n
      • \"\"<\/figure><\/li>
      • \"\"<\/figure><\/li><\/ul>
        Ejemplo de declaraciones de entidad principal antes de adaptar y despu\u00e9s.<\/figcaption><\/figure>\n\n\n\n

        Conclusiones<\/h2>\n\n\n\n

        Como puede verse, es relativamente sencillo adaptar cualquier c\u00f3digo VHDL o Verilog, siempre, claro, que el hardware soportado por los laboratorios sea el suficiente. Basta con adaptar las se\u00f1ales de la entidad principal a las se\u00f1ales predefinidas. En cualquier caso, si est\u00e1s leyendo estas instrucciones y tuvieses cualquier duda o dificultad adaptando tu c\u00f3digo o tus pr\u00e1cticas, \u00a1no dudes en contactar con nosotros!<\/p>\n","protected":false},"excerpt":{"rendered":"

        El laboratorio LabsLand FPGA permite experimentar con lenguajes de descripci\u00f3n de hardware, como VHDL o Verilog, de forma muy sencilla. Es posible aplicarlo al momento a hardware real, y puede empezarse muy r\u00e1pidamente, sin necesidad de ning\u00fan equipamiento ni instalaci\u00f3n m\u00e1s all\u00e1 de un navegador com\u00fan de Internet. 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